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ISE Proyect Navigator

Objetivos

  1. Aprender a usar el ISe Project Navigator como una herramienta de software en que apoye en el aprendizaje de la tecnología de lógica no cableada en circuitos digitales.
  2. Poder desarrollar el procedimiento de edición o captura, verificación funcional, rutado y conexionado.
  3. Poder simular circuitos digitales usando el software de simulación ISE Project Navigator.
  4. Analizar he interpretar los resultados de la simulación en un diagrama de tiempo.

Introducción Teórica

El proceso de diseño se llevará a cabo a través de los pasos indicados en la figura 1, que se describen brevemente a continuación.


Create Code/Schematic:El diseño debe ser introducido en la herramienta mediante la ubicación y conexionado de los diferentes componentes, disponibles en varias bibliotecas

Funcional Simulation:Permite comprobar que la funcionalidad del esquema capturado es la esperada. Para ello deben especificarse los valores que deben colocarse en las entradas del circuito (mediante el fichero scf), a continuación, debe simularse el periodo de tiempo deseado, y finalmente debe comprobarse que los resultados en las salidas del circuito sean correctos.

Place and Route:Si la simulación del circuito ha sido satisfactoria, el siguiente paso consiste en ubicar el diseño en el chip programable del que se disponga (en nuestro caso el chip EPM7128SLC84). Para ello debe compilarse el diseño, de manera que se asignarán las puertas que lo componen a las celdas programables de las que dispone el chip y se decidirá su interconexión. Como resultado de esta etapa se obtendrá el fichero de programación del chip

Programming:Una vez obtenido el fichero de programación correspondiente al diseño, debe conectarse el cable de programación (byteblaster) al puerto paralelo del PC y la placa de demostración. Mediante la programación el contenido del fichero será transferido a la placa. Si la programación se ha realizado correctamente podremos comprobar cómo efectivamente, a cada pulsación de uno de los botones de la placa, ésta cuenta.

Procedimiento

I. Primera parte

A continuación, se detallan los pasos que, siguiendo el diagrama de flujo indicado en la figura 1, permitirán completar el diseño del proyecto.

Lanzar el programa ISE Project Navigator

Creación del nuevo proyecto
Puesto que la captura del diseño va a realizarse mediante un esquemático crea un nuevo Proyecto con el Project Wizard

Escoger el TOP-LEVEL SOURCE TYPE: Schematic


Clickear en "next" y seleccionar Evaluation Development Board Spartan-3A Starter Kit Spartan 3A and Spartan3AN:


Tras hacer Next y después Finish terminamos de poner los diferentes parámetros del gestor de proyectos.
La siguiente etapa es clickear New y escoger Schematic


Como resultado se abre un nuevo esquemático de nombre "untitledSchematic1.sch".

Se hace click en la pestaña marcada Symbols para que parezca a la izquierda una lista de símbolos que podremos utilizar.

Captura del esquema
Para añadir un nuevo componente al esquema debe realizar un click sobre el símbolo deseado
Selecciona los diferentes componentes que forman parte del esquemático.
Puedes replicar los componentes tantas veces como quieras seleccionando una instancia, copiándola en el portapapeles (ctrl + C) y pegándola de nuevo (ctrl + V)
Conecta los componentes a los diferentes módulos y pines de entrada y salida.

Haz un clic derecho sobre la etiqueta de cada pin, y reemplázala por el nombre que le corresponda.

Graba con el nombre "monigote" y verifica el esquematico Tools --> Check Schematic

Si el esquema es correcto el compilador lo notificará con el mensaje '0 errors and 0 warnings'.

Si se han producido errores se abrirá una nueva ventana con información detallada. Para acceder al punto donde se localiza el error haz doble click sobre cada mensaje. Corrige todos los errores y repite la verificación.

Cuando nos ponemos en la etiqueta y miramos sus propiedades que vemos como propiedades
Ir a tools y anotar todo lo que tenemos con una Breve descripción de lo que hacen.

Desarrollo

  1. Library ieee;
  2. Use ieee.srd_logic_1164.ALL;
  3. Use ieee.numeric_std.ALL;
  4. library UNISIM;
  5. Use UNISIM.Vcomponents.ALL;
  6. ENTITY Ejemplo01_Ejemplo01_sch_tb IS
  7. END Ejemplo01_Ejemplo01_sch_tb;
  8. ARCHITECTURE behavioral OF Ejemplo01_Ejemplo01_sch_
  10. COMPONENT Ejemplo01
  11. PORT( B : IN STD_LOGIC;
  12. A : IN STD_LOGIC;
  13. C : IN STD_LOGIC;
  14. F : OUT STD_LOGIC);
  15. END COMPONENT;
  17. SIGNAL B : STD_LOGIC;
  18. SIGNAL A : STD_LOGIC;
  19. SIGNAL C : STD_LOGIC;
  20. SIGNAL F : STD_LOGIC;
  22. BEGIN
  24. UUT: Ejemplo01 PORT MAP(
  25. B => B,
  26. A => A,
  27. C => C,
  28. F => F
  29. );
  31. --*** Test Bench - User Defined Section ***
  32. tb : PROCESS
  33. BEGIN
  34. A <= '0';
  35. B <= '0';
  36. C <= '0';
  37. wait for 100ns;
  38. A <= '0';
  39. B <= '0';
  40. C <= '1';
  41. wait for 100ns;
  42. A <= '0';
  43. B <= '1';
  44. C <= '0';
  45. wait for 100ns;
  46. A <= '0';
  47. B <= '1';
  48. C <= '1';
  49. wait for 100ns;
  50. A <= '1';
  51. B <= '0';
  52. C <= '0';
  53. wait for 100ns;
  54. A <= '1';
  55. B <= '0';
  56. C <= '1';
  57. wait for 100ns;
  58. A <= '1';
  59. B <= '1';
  60. C <= '0';
  61. wait for 100ns;
  62. A <= '1';
  63. B <= '1';
  64. C <= '1';
  65. wait for 100ns;
  67. WAIT; --will wait forever
  68. End PROCESS;
  69. --*** End Test Bench - User Defined Section ***
  71. END;

    72. II. Segunda parte

    Usando el procedimiento mostrado en la parte I, realice todos los pasos para crear y simular un proyecto, para el siguiente circuito y compruebe los resultados con el diagrama de tiempos realizado teóricamente.

    La parte Simulación se desarrolla de la siguiente manera:






    Repetimos los estímolos tantas veces que sea necesario.




    Siendo las entradas las líneas A y CLK y las salidas Q1 y Q0.
    Hagan el esquemático y muestren su diagrama de tiempos.


    1. Library ieee;
    2. Use ieee.srd_logic_1164.ALL;
    3. Use ieee.numeric_std.ALL;
    4. library UNISIM;
    5. Use UNISIM.Vcomponents.ALL;
    6. ENTITY ejemesq_ejmesq_sch_sch_tb IS
    7. END ejmesq_ejmesq_sch_tb;
    8. ARCHITECTURE behavioral OF ejmesq_ejmesq_sch_tb IS
    10. COMPONENT ejmesq
    11. PORT ( A : IN STD_LOGIC;
    12. CLK : IN STD_LOGIC
    13. Q1 : OUT STD_LOGIC;
    14. Q0 : OUT STD_LOGIC;
    15. CLR : IN STD_LOGIC);
    16. END COMPONENT;
    18. SIGNAL A: STD_LOGIC;
    19. SIGNAL CLK: STD_LOGIC;
    20. SIGNAL Q1: STD_LOGIC;
    21. SIGNAL Q0 : STD_LOGIC;
    22. SIGNAL CLR : STD_LOGIC;
    24. BEGIN
    26. UTT: ejmesq PORT MAP(
    27. A => A,
    28. CLK => CLK,
    29. Q1 => Q1,
    30. Q0 => Q0,
    31. CLR => CLR
    32. );
    34. -- *** Test Bench - User Defined Section ***
    35. tb : PROCESS
    36. BEGIN
    37. A <= '0';
    38. CLK <='0';
    39. CLR <= '1';
    40. wait for 100ns;
    41. A <= '1';
    42. CLK <= '1';
    43. CLR <= '0';
    44. wait for 100ns;
    45. A <= '1';
    46. CLK <= '0';
    47. CLR <= '0';
    48. wait for 100ns;
    49. A <= '1';
    50. CLK <= '1';
    51. CLR <= '0';
    52. wait for 100ns;
    53. A <= '1';
    54. CLK <= '0';
    55. CLR <= '0';
    56. wait for 100ns;
    57. A <= '1';
    58. CLK <= '1';
    59. CLR <= '0';
    60. wait for 100ns;
    61. A <= '1';
    62. CLK <= '0';
    63. CLR <= '0';
    64. wait for 100ns;
    65. A <= '1';
    66. CLK <= '1';
    67. CLR <= '0';
    68. wait for 100ns;
    69. A <= '1';
    70. CLK <= '0';
    71. CLR <= '0';
    72. wait for 100ns;
    73. A <= '1';
    74. CLK <= '1';
    75. CLR <= '0';
    76. wait for 100ns;
    77. A <= '1';
    78. CLK <= '0';
    79. CLR <= '0';
    80. wait for 100ns;
    81. A <= '1';
    82. CLK <= '1';
    83. CLR <= '0';
    84. wait for 100ns;
    86. wait; --will wait forever
    87. END PROCESS;
    88. -- *** End Test Bench - User Defined Section ***
    90. END;

    Implemente el siguiente contador

    1. Library UNISIM;
    2. USE UNISIM.Vcomponents.ALL;
    3. ENTITY Ejemplo04_Ejemplo04_sch_tb IS
    4. END Ejmeplo04_Ejemplo04_sch_tb;
    5. ARCHITECTURE behavioral OF Ejemplo04_Ejemplo04_sch_tb Is
    7. COMPONENT Ejemplo04
    8. PORT ( Q2 : OUT STD_LOGIC;
    9. Q0 : OUT STD_LOGIC;
    10. Q1 : OUT STD_LOGIC;
    11. CLK : IN STD_LOGIC;
    12. CLR : IN STD_LOGIC);
    13. END COMPONENT;
    15. SIGNAL Q2 : STD_LOGIC;
    16. SIGNAL Q0 : STD_LOGIC;
    17. SIGNAL Q1 : STD_LOGIC;
    18. SIGNAL CLK : STD_LOGIC;
    19. SIGNAL CLR : STD_LOGIC;
    21. BEGIN
    23. UTT: Ejemplo04 PORT MAP(
    24. Q2 => Q2,
    25. Q0 => Q0,
    26. Q1 => Q1,
    27. CLK => CLK,
    28. CLR => CLR
    29. );
    31. --*** Test Bench - User Defined Section ***
    32. tb : PROCESS
    33. BEGIN
    34. CLK <= '0';
    35. CLR <= '0';
    36. wait for 100ns;
    37. CLK <= '1';
    38. CLR <= '0';
    39. wait for 100ns;
    40. CLK <= '0';
    41. CLR <= '0';
    42. wait for 100ns;
    43. CLK <= '1';
    44. CLR <= '0';
    45. wait for 100ns;
    46. CLK <= '0';
    47. CLR <= '0';
    48. wait for 100ns;
    49. CLK <= '1';
    50. CLR <= '0';
    51. wait for 100ns;
    52. CLK <= '0';
    53. CLR <= '0';
    54. wait for 100ns;
    55. CLK <= '1';
    56. CLR <= '0';
    57. wait for 100ns;
    58. CLK <= '1';
    59. CLR <= '1';
    60. wait for 100ns;
    61. WAIT; -- will wait forever
    62. END PROCESS;
    63. -- *** End Test Bench - User Defined Section ***
    65. END;

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