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Logica combinacional VHDL

Objetivos

Usar el VHDL como herramienta de edición para la edición de bloques funcionales a medida.
Usar el VHDL en la edición de tablas de verdad para bloques combinacionales.
Usar el VHDL para la edición de Lógica Combinacional.
Integrar bloques funcionales en sistemas de mayor complejidad usando decodificadores, multiplexores y comparadores.

Introducción Teórica

Declaración de decodificadores y tablas de verdad

Un decodificador contiene lógica combinacional, que interpreta patrones de entrada y los convierte en valores de salida.

Para el diseño del codificador de BCD a 7 segmentos, se requiere del manejo de datos similares a los que se utilizan en la declaración de cualquier diseño, como su título y datos, sin embargo, en la parte lógica (desarrollo del funcionamiento) se requiere utilizar la palabra reservada “std_logic_vector” para hacer un código más compacto y versátil. El código completo del decodificador de BCD a siete segmentos es el siguiente:

library ieee;
use ieee.std_logic_1164.all;

entity decobcd_7s is
port(
A: in std_logic_vector(3 downto 0);
d: out std_logic_vector( 6 downto 0)
);
end decobcd_7s;

architecture argdeco of decobcd_7s is
begin
process (A)
begin
case A is
when "0000" =>d<="0000001";
when "0001" =>d<="1001111";
when "0010" =>d<="0010010";
when "0011" =>d<="0000110";
when "0100" =>d<="1001100";
when "0101" =>d<="0100100";
when "0110" =>d<="0100000";
when "0111" =>d<="0001110";
when "1000" =>d<="0000000";
when "1001" =>d<="0000100";
when others =>d<="1111111";
end case;
end process;
end argdeco;

Declaración de lógica condicional

Diseñar el control de prioridad en la entrada a un hospital. Al hospital pueden llegar tres tipos de pacientes: los que lleguen con una super-emergencia, los que lleguen con una emergencia y los que lleguen tan solo por chequeo, por lo que se requiere que dicho control sea de prioridad.

Solución:
El primer paso es hacer una asignación binaria a las entradas:
Súperemergencia = 3,
Emergencia = 2,
Chequeo = 1.

Utilizando lenguaje VHDL el código queda de la siguiente manera:

library ieee;
use ieee.std_logic_1164.all;

entity condicional is
port (
superemergencia, emergencia, chequeo: in boolean;
nivel_mas_alto: out std_logic_vector (1 downto 0)
);
end condicional;

architecture arqdeco of condicional is

begin
process(superemergencia, emergencia, chequeo)
begin
IF superemergencia then
nivel_mas_alto <=”11”;
ELSIF emergencia then
nivel_mas_alto <=”10”;
ELSIF chequeo then
nivel_mas_alto <=”01”;
ELSE
nivel_mas_alto <=”00”;
END IF;
End process;
END arqdeco;

Preparación

Para el desarrollo de esta experiencia el alumno debe tener claro los conceptos dados en la clase teórica, revisar sus apuntes y afianzar sus conocimientos con el texto base y la bibliografía del curso

Procedimiento

Se requiere diseñar el control para una cortadora de planchas de aluminio, la cual es accionada por dos motores, uno de tracción de la faja de transporte ( M1, M0) y el otro de accionamiento para la cuchilla de corte (C0).
El sistema posee dos sensores a la entada a la faja (S1 y S0) para detectar el ingreso de las planchas de aluminio y su correcto alineamiento; estos sensores entregan la información a un decodificador bajo las siguientes condiciones: Si las dos entradas marcan cero el motor no se mueve, si alguna marca distinto de cero el motor retrocede y si ambas marcan uno el motor adelanta la faja.
Además posee una salida ( D ) para habilitar la medición de la longitud de las planchas. Las líneas de control del motor de la faja llevan un control de paro forzado.
La medición de las longitudes de corte se realiza por medio de cuatro sensores que indican la posición de la plancha mientras esta es transportada por la faja mediante la siguiente codificación: Si se activa T0 la salida será 0, si T1 se activa la salida será 1, si T2 se activa la salida será 2 y si se activa T3 la salida será 3.
Los datos entregados por el codificador se darán en binario hacia un comparador de medida, el cual será conformado por un condicionador lógico y un comparador de 2 bits con línea de habilitación.
El condicionador lógico debe de ser capaz de tener entradas seleccionadas como “CHICO, MEDIANO, GRAND” y entregar para cada caso valores en binario correspondientes a 1, 2, 3 respectivamente. La información del condicionador lógico definirá en el comparador mediante el estado de igualdad si la plancha ya alcanzo el tamaño adecuado de acuerdo a lo seleccionado.
Enviando una señal de activación al control del motor de la guillotina para el corte y el paro forzado del motor de la faja.
Debido a que los operarios que retiran la plancha cortada son ciegos se deberá de acondicionar un indicador sonoro para diferenciar mediante señales audibles de 100hz (para el ingreso de la plancha), 400hz (para corte chico), 800hz (corte mediano) y 1Khz (corte grande). Las diferentes medidas de corte.

Presente en su solución.

Diagrama de bloques
Determinar número de variables de E/S
Definir y asignar letras a las variables

A continuación se definirán las condiciones de los bloques del sistema:
a. Decodificador:

Impleméntelo mediante VHDL, simúlelo y compruebe su funcionamiento.

A continuación se aprecia la programación del modulo y arquitectura descrita para un decodificado.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ejemplo01b is
port (
s1, s0 : in STD_LOGIC :='0';
m1, m0 : out SRD_LOGIC;
d : out STD_LOGIC
);
end ejemplo01b;
architecture behavioral of ejemplo01b is
begin
process (s1, s0)
begin
if(s0 ='0' and s1= '0') then
m0 <='0';
m1 <='0';
d <='0';
elsif (so='1' and s1='0') then
m0 <='0';
m1 <='1';
d <='0';
elsif (so='0' and s1='1') then
m0 <='0';
m1 <='1';
d <='0';
else
m0 <='1';
m1 <='0';
d <='1';
end if;
end process;
end behavioral;

A continuación, se observa la parte de Test Bench, que posteriormente sera usado para visualizar el diagrama de tiempos:

library IEEE
use IEEE.std_logic_1164.ALL;
entity ejemplo01b is
port(
s1, s0 : in std_logic := '0';
m1, m0: out std_logic;
d : out std_logic
);
end ejemplo01b;
architecture behavioral of ejemplo01b is
begin
process (s1, s0)
begin
if(s0 = '0' and s1='0')then
m0 <='0';
m1 <='0';
d <='0';
elsif (s0='1' and s1='0')then
m0 <='0';
m1 <='1';
d <= '0';
elsif (s0='0' and s1='1')then
m0 <='0';
m1 <='1';
d <='0';
else
m0 <= '1';
m1 <= '0';
d <= '1';
end if;
end process;
end behavioral;

Diagrama de tiempos:

b. Codificador:

Impleméntelo mediante VHDL, simúlelo y compruebe su funcionamiento.

Acontinuació, podemos ver la parte de la entidad y la arquitectura (VHDL_Module)

library IEEE;
use IEEE.std_logic_1164.ALL;
entity ejemplo01 is
port(
T3, T2, T1, T0: in std_logic:='0';
A2, A1: out std_logic
);
end ejemplo02;
architecture behavioral of ejemplo02 is
begin
process (T3, T2, T1, T0)
begin
if (T0 ='1' and T1='0' and T3='0') then
A1<='0';
A2 <= '0';
elsif(T0'0' and T1='1' and T3='0')then
A1 <='0';
A2 <='1';
elsif (T0='0' and T1='0' and T2='1' and T3='0') then
A1 <='1';
A2<= '0';
else
A1 <='1';
A2 <='1';
end if;
end process;
end behavioral;

Podemos observar la parte de estimulos de Teste bench, que luego nos dara el diagrama de tiempos:

--stimulus process
stim_proc: process
begin
T3<='0';
T2 <='0';
T1 <='0';
T0 <='1';
wait for 10 ns;
T3<='0';
T2 <='0';
T1 <='1';
T0 <='0';
wait for 10 ns;
T3<='0';
T2 <='1';
T1 <='0';
T0 <='0';
wait for 10 ns;
T3<='1';
T2 <='0';
T1 <='0';
T0 <='0';
wait;
end process;
end;

Diagrama de tiempos, a partir del Test Bench:

c. Condicionador Lógico::

Impleméntelo mediante VHDL, simúlelo y compruebe su funcionamiento.

Códigos de la entidad y arquitectura (VHDL_Module)

library IEEE
use IEEE.std_logic_1164.ALL;
entity cond_logico is
port(
Otros, Chico, MEdiano, Grande:in STD_LOGIC;
s1, s2: out std_logic;
);
end cond_logico;
architecture behavioral of cond_logico is
begin
process (Otros, Chico, Mediano, Grande)
begin
if(Otros='1' and Chicos='0' and Mediano='0' and Grande='0')then
s1 <='0';
s2 <='0';
elsif (Otros='1' and Chicos='1' and Mediano='0' and Grande='0')then
s1 <='0';
s2 <='1';
elsif (Otros='1' and Chicos='0' and Mediano='1' and Grande='0')then
s1 <='1';
s2 <='0';
elsif (Otros='1' and Chicos='0' and Mediano='0' and Grande='1')then
s1 <='1';
s2 <='1';
end if;
end process;
end behavioral;

En esta parte se realizo el Test Bench o estimulos, para poder visualizar en el diagrama de tiempos:

stim_proc: process
begin
Otros <='0';
Chico<='0',
Mediano<='0';
Grande <='0';
wait for 10ns;
Otros <='1';
Chico<='0',
Mediano<='0';
Grande <='0';
wait for 10ns;
Otros <='0';
Chico<='1',
Mediano<='0';
Grande <='0';
wait for 10ns;
Otros <='0';
Chico<='0',
Mediano<='1';
Grande <='0';
wait for 10ns;
Otros <='0';
Chico<='0',
Mediano<='0';
Grande <='1';
wait for 10ns;
wait;
end process;
end;

Diagrama de tiempos,a partir de los estimulos realizados:

d. Comparador de 2 bits:
Mediante la siguiente tabla de operadores de comparación para VHDL, edite un comparador de 2 bits ( a[1..0] y b[1..0] ) con entrada condicional de habilitación D.Para el caso de igualdad.

Impleméntelo mediante VHDL, simúlelo y compruebe su funcionamiento.

Códigos de la entidad y arquitectura (VHDL_Module);

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity comparador isport(
a0, a1: in std_logic;
b0, b1 : in std-logic;
D : in std_logic;
S : out std_logic;
);
end comparador;
architecture behavioral of comparador is
begin
process (a0,a1,b0,b1,D)
begin
if (a0 =b0 and b1=a1 and D='1') then
S<='1';
else
S<='0';
end if;
end process;
end behavioral;

En esta parte se realizo el Test Bench o estimulos, para poder visualizar en el diagrama de tiempos:

--stimulus process
stim_proc:process
begin
a0 <= '0';
a1 <= '0';
b0 <= '0';
b1 <= '0';
D <= '0';
wait for 20 ns;
a0 <= '0';
a1 <= '0';
b0 <= '0';
b1 <= '0';
D <= '1';
wait for 20 ns;
a0 <= '1';
a1 <= '0';
b0 <= '1';
b1 <= '0';
D <= '0';
wait for 20 ns;
a0 <= '1';
a1 <= '0';
b0 <= '1';
b1 <= '0';
D <= '1';
wait for 20 ns;
a0 <= '0';
a1 <= '1';
b0 <= '0';
b1 <= '1';
D <= '0';
wait for 20 ns;
a0 <= '0';
a1 <= '1';
b0 <= '0';
b1 <= '1';
D <= '1';
wait for 20 ns;
a0 <= '1';
a1 <= '1';
b0 <= '1';
b1 <= '1';
D <= '0';
wait for 20 ns;
a0 <= '1';
a1 <= '1';
b0 <= '1';
b1 <= '1';
D <= '1';
wait for 20 ns;
a0 <= '1';
a1 <= '0';
b0 <= '1';
b1 <= '1';
D <= '0';
wait for 20 ns;
a0 <= '0';
a1 <= '1';
b0 <= '1';
b1 <= '0';
D <= '1';
wait for 20 ns;
wait;

Diagrama de tiempos,a partir de los estimulos realizados:

e. Multiplexor 4x2:
Implemente un mux 4x2 en base a un mux 2x1 cuya tabla de verdad es:

Impleméntelo mediante VHDL, simúlelo y compruebe su funcionamiento para el mux2x1 y el mux4x2.

Códigos de la entidad y arquitectura (VHDL_Module):

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mux_4x1 is port(
a,b : in std-logic;
sel: in std_logic;
F : out std_logic
);
end mux_4x1;
architecture behavioral of mux_4x1 is
begin
F <= '1' when (a='1' and b='0' and sel = '0') else
'1' when (a='1' and b='1' and sel = '0') else
'1' when (a='0' and b='1' and sel = '1') else
'1' when (a='1' and b='1' and sel = '1') else
'0';
end behavioral;

En esta parte se realizo el Test Bench o estimulos, para poder visualizar en el diagrama de tiempos:

stim_proc: process
begin
sel <= '0';
a <= '0';
b <= '0';
wait for 100 ns;
sel <= '0';
a <= '1';
b <= '0';
wait for 100 ns;
sel <= '0';
a <= '0';
b <= '1';
wait for 100 ns;
sel <= '0';
a <= '1';
b <= '1';
wait for 100 ns;
a <= '0';
b <= '0';
wait for 100 ns;
sel <= '1';
a <= '1';
b <= '0';
wait for 100 ns;
sel <= '1';
a <= '1';
b <= '1';
wait for 100 ns;
wait for 100 ns;
wait;

Diagrama de tiempos,a partir de los estimulos realizados:

Pueden descargar los archivos de ISE desde el siguiente enlace:https://github.com/mokuzaru/vhdl_labs